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本文适合学过LCD显示，但是不是很理解的同学，博主用的是战舰STM32
本篇文章博主将和大家讨论三个主题：FSMC有关配置、一串字符显示原理、汉字显示原理。。下面进入正题&r...
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在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始，我们应该问我们自己一些问题，我们想...
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现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信...
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意法半导体的STM8S 系列单片机价格很便宜，外围资源很丰富，开始就果断选择了这款单片机 （STM8S103F3P）没使用不知道，使用后心里各种不爽。
主要就是它的I2C惹的祸。...
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声明，此文章仅一家之言，纯粹为电子设计竞赛培训之用。
最近，观察了大家的训练情况，很急。为什么一个方案到实现就是这么的难？ 团队里各队员根本就没存在合作过，都同一件事情，大家都来...
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FPGA侧重于设计具有某个功能的硬件电路，内部资源是VersaTiles（ActelFPGA）之类的微小单元，FPGA的内部单...
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一见钟情 |发表时间 2017-10-24
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FPGA主要使用HDL，包括VHDL，Verilog，还有数模混合的描述语言Verilog-AMS等。
DSP使用C，汇编语言编程。
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一见钟情 |发表时间 2017-10-24
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这些日子我一直在写一个实时操作系统内核，已有小成了，等写完我会全部公开，希望能够为国内IT的发展尽自己一份微薄的力量。最近看到很多学生朋友和我当年一样没...
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各位高手：
小弟初学cadence，在创建层次图时，我在page1中创建了这样一个层次图：
然后在选中它->右键->Desce...
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最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...
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FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...
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Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...
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我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...
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在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？
对这种情况的处理是增加约束...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
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(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
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Error: Specified license is not valid forthis machine
Quartus II 软件没有破解好,重新破解试...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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